Mentor Graphics사와 ALTERA간의 계약으로 ALTERA User에게 제공되는 HDL Simulator로써 ModelSim 5.3d ALTERA Edition이 있습니다...  전세계적으로 가장많은 사용자층을 가지고 있는 Tool이지요...

일반적으로 적은 Gate의 PLD 설계시에는 Vendor에서 제공하는 자체 Simulator를 사용하여도 개발에는 별무리가 없지만, High Density PLD의 설계를 하게될 때는 이러한 전용 Simulator의 사용이 거의 필수적이라고 할 수 있습니다...  (특히나 요즈음같은 VHDL / Verilog-HDL Design 세상에서는 말이지요...)

아래에 제공되는 문서는 ModelSim 5.3d ALTERA Edition을 사용하여 MAX+plus II에서 작성한 사용자 Design의 Function 및 Timing Simulation을 하는 방법에 대해 설명하였습니다...

나름대로의 자세한 설명과 많은 그림을 넣어두었으므로 이해하시는데 부족함이 없을 것으로 생각됩니다... (2000.8.6)

파일명: MJL-LD-AN-6.PDF (386,878 bytes)